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CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口(二)
发布时间:2022-05-13        浏览次数:204        返回列表

使用抽取控制采样速率的局限性

 

非线性噪声、功耗调整

在可变速率应用中,抽取率和MCLK两者或其中之一可以调整。当仅提高抽取率时,fodr降低,噪声随着数字滤波器滤除更多量化噪声而降低。只有数字滤波器的功耗线性降低。如果像在SAR ADC中讨论的那样降低MCLK,则整个ADC的功耗会线性降低,但噪声会因为混叠折返而增加。

许多系统同时调整ADC的MCLK和抽取率来实现宽范围的ODR,但这种方法可能导致测量噪声性能或系统功耗性能发生不希望的阶跃变化。

 

时钟抖动

由于输入采样时钟频率fsin更高,因此过采样ADC对时钟抖动的敏感性比奈奎斯特速率SAR ADC更高,如式1所示。所以,时钟源和MCLK的时钟路由应基于应用容许的抖动噪声来规划。无论单通道还是多通道应用信号链,应用电路板上都会有许多切换信号在运行。来自这种高噪声信号的耦合会提高MCLK上的时钟抖动。因此,为了获得最优ADC性能,需要利用数字隔离器来满足MCLK的隔离需求。这种额外的设计规划会带来面积和功耗方面的成本。如前所述,为了让fodr编程具有更精细的分辨率,MCLK也会调整。然而,具有所需fsin值和抖动性能的MCLK时钟源可能很有限。

 

同步

实现同步是过采样ADC的另一个挑战。通常,Σ-Δ型ADC中提供一个称为SYNC_IN的额外引脚用于同步。SYNC_IN引脚的触发会启动对模拟输入的同步采样以及抽取滤波器的复位。经过数字滤波器建立时间之后,数字输出数据是同步的。数字滤波器建立期间的数字输出数据是中断的,如图12所示。它还假设,所有ADC的MCLK和SYNC_IN命令是同步的。在高采样速率时钟上实现这种同步,特别是在有隔离器或频率合成器的情况下,会是一个巨大挑战。一种致力于解决数据中断和同步挑战的系统解决方案是时钟频率合成器电路,例如PLL,它会为所有通道生成同步的MCLK。

ADI技术文章图12 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

12.发生数据中断的DTSD ADC中的同步

快速总结一下,当触发SYNC_IN引脚时,PLL环路启动与参考时钟的时钟同步。在PLL建立期间,MCLK速率会调整,使得在建立结束时,输入ADC采样边沿和ODR时钟边沿同步。有关该解决方案的原理和细节,请参阅“同步关键分布式系统时,Σ-Δ ADC架构可避免数据流中断”5

ADI技术文章图13 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

13.基于PLLDTSD ADC同步解决方案

要点是,与SAR ADC相比,Σ-Δ型ADC或过采样SAR ADC的同步多出了板载电路、PLL或时钟频率合成器要求,这会增加设计复杂性和功耗。ADI公司探索了另一种新颖的技术,称为同步采样速率转换,它能在一定程度上帮助化解同步挑战。

 

同步采样速率转换(SRC)

对于已讨论的简单抽取的若干挑战,一种解决方案是使用同步采样速率转换6。SRC的优点是抽取率可以是fsin的任何整数或小数倍,从而可以更精细地控制fodr。ADI探索了该技术,并将其与AD7770中的精密DTSD转换器配对使用。有关SRC的更多细节,请参阅AD7770的数据手册或参考资料。

重点是,SRC中能以精细分辨率对fodr进行编程,因此同步变得更容易。例如,抽取率能以非常精细的步进变化,而无需调整外部MCLK。因此,当触发SYNC_IN时,通道将会同步,如图14所示。

 ADI技术文章图14 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口

14.使用SRC实现多通道同步

在不调整MCLK的情况下实现更精细的fodr,可以克服简单抽取技术的大多数局限性。SRC也有自己的局限性和挑战需要克服。

 

SRC的局限性

SRC并未解决让所有通道具有相同MCLK的同步挑战。

 

时钟抖动/同步

在MCLK抖动方面,SRC具有与简单抽取采样速率控制相同的局限性。ADC性能对高fsin引起的时钟抖动的敏感性,需要通过MCLK的隔离栅或噪声滤波电路来解决。在多通道应用中,由于MCLK要路由到多个ADC通道,因此这一挑战的难度进一步加大。为了实现同步,MCLK和SYNC_IN引脚信号需要同步,如图16a所示。挑战在于,所有时钟同时到达ADC,与时钟到PCB的距离和隔离栅可能造成的延迟相关。需要建立包括隔离栅和路由架构在内的精心设计的时钟方案,以确保所有ADC通道经历同样的延迟,包括路径中的隔离器。

 

接口模式

到目前为止,所讨论的数字数据接口是主机模式和托管模式,其与ADC核心架构相关。例如,奈奎斯特速率ADC的数字数据时钟由外部时钟源或数字主机控制并提供。因此,它们只能被设置为托管模式。过采样ADC提供并控制外部数字主机的数字时钟。因此,它们只能被设置为主机模式。由此可见,上面讨论的所有采样速率控制技术存在一个普遍的局限性,那就是不能独立地规划数据接口。

对于大多数数字数据接口挑战,一种解决方案是将MCLK时钟域和ODR时钟域解耦。因此,ADI公司重新引入了新颖的异步采样速率转换技术,使得ODR时钟和数据接口时钟相互独立,从而打破了ADC核心架构长久以来的障碍,ODR时钟的选择和控制不再受限。

 

异步采样速率转换

ASRC在数字域中以fsin对核心ADC数据重新采样,并将其映射到任何所需的输出数据速率。ASRC可以被认为是能够实现任何非整数抽取的数字滤波器。然而,为了实现优化的性能、面积和功耗,应由ASRC处理小数抽取,然后由一个简单的抽取滤波器来处理整数抽取,如图15所示。ASRC对ADC核心数据重新采样,并以fsin/N × fodr抽取数据。ASRC的输出数据速率为N × fodr。同时,抽取滤波器得到所需的÷N抽取。

在某种形式的ASRC实现中,系数fsin/N × fodr可以由信号链设计人员根据ADC的fsin、所需fodr和从ADC上实现的抽取滤波器获知的N来设置。这类似于设置SRC中的抽取率,不同点是抽取比率可以是无理数比率,并且支持非常精细的分辨率。在这种情况下,如同在SRC中,ODR时钟与MCLK同步,并且是在片内通过MCLK分频而产生的输出。

另一种形式的ASRC实现是,ODR时钟由外部时钟源或类似于奈奎斯特速率转换器的数字主体提供。在这种情况下,ASRC具有内部时钟频率合成器,它会计算fsin/N × fodr比率,并为ASRC和抽取滤波器产生所需的时钟。ODR无需与MCLK同步,可以独立设置为任何采样速率。

ADI技术文章图15 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

15.ASRC实现:(a) 设置比率,(b) 片内计算比率

因此,无论何种形式,ASRC技术都支持信号链设计人员以细粒度设置fodr,并打破长久以来的限制,即fodr以输入采样速率的整数或小数比为限。结果是,ODR时钟的采样速率和时序要求现在纯粹属于数字接口的功能范围,并且完全与ADC的输入采样频率无关。这两种实现形式的任何一种都展现了ASRC的优势,信号链设计人员因而得以简化数字数据接口设计。

 

ASRC的价值主张

MCLK和ODR时钟解耦

在任何一种实现形式中,由于能以更精细的分辨率设置/调整fodr(调整幅度可以是几分之一赫兹),因此ASRC允许独立选择MCLK和ODR时钟速率。MCLK速率fsin可以根据ADC性能和时钟抖动要求来选择,而ODR时钟fodr可以根据数字数据接口要求来实现。

 

时钟抖动

在奈奎斯特速率转换器和过采样ADC中,我们都看到MCLK和ODR相关,需要调整MCLK以实现更精细分辨率的fodr。然而,能够匹配任何fsin速率的MCLK之时钟抖动要求的时钟源是有限的。因此,需要权衡MCLK抖动引起的ADC性能降低和fodr的可能分辨率。就ASRC而言,可以选择MCLK源以提供最佳的时钟抖动,因为fsin的值可以独立选择,与ODR无关。

 

接口模式

ASRC让MCLK和ODR的时钟速率不再相关,因此接口模式的选择有一定的自由度。任何具有ASRC后端的ADC都可以独立配置为主机或托管外设,而不用考虑ADC核心架构。

 

同步

在先前讨论的多通道同步技术中,MCLK时钟路由有严格的要求。需要规划隔离栅和时钟架构以满足时钟抖动和同步要求。现在,每个通道的MCLK源可以是独立的,如图16b所示。在主机工作模式下,抽取率可以独立设置以实现同步。在托管模式下,如图16b所示,ODR可以共享和同步。由于ODR时钟的速率较低且只是一个数字数据选通时钟,因此它没有像MCLK那么严格的抖动要求,故而可以放松对隔离栅或时钟路由的严格要求。

ADI技术文章图16 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口
16.(a) 使用SRCClockSYNC_IN分配    (b) 利用ASRC简化时钟和同步

总之,ASRC开辟了创新和简化与外部数字主机接口的探索之道。此外,MCLK可以是独立的,因而它非常适合与CTSD ADC配对使用。

 

ASRC与CTSD ADC配对

CTSD ADC核心对过采样和噪声整形的Σ-Δ概念也有效,同时提供电阻输入、参考驱动和固有混叠抑制等架构优势。这些特性大大简化了模拟输入前端设计。如第2部分所讨论,由于核心ADC环路是一个连续时间系统,因此将环路系数调整为数据手册中指定的固定输入采样速率。

CTSD ADC的局限性是MCLK不能像在DTSD或SAR ADC中那样调整。如果CTSD ADC与SRC配对,则ODR将是该固定采样时钟的函数。这会限制CTSD ADC的使用范围。应用需要的ODR可以是该固定fsin的无理数比。此外,CTSD ADC要求该MCLK且具有低抖动,以实现优化ADC性能。例如,精度要求可以是±100ppm左右,均方根抖动为10 ps。因此,MCLK将需要一个规划良好的时钟架构,以保证多通道应用中的抖动噪声较低。MCLK是高频时钟,因而挑战难度加大。

ASRC能让MCLK和ODR解耦,非常适合应对CTSD ADC架构的局限性。MCLK时钟源可以在本地且靠近ADC,避免长时钟布线及耦合到其他信号,导致抖动噪声增加。因此,ASRC与CTSD ADC的组合带来一类新的ADC,其既有CTSD ADC的架构优势,又能克服固定、低抖动MCLK的局限性。

 

结论

ASRC让信号链设计人员可以独立地以粒度选择所需的输出数据速率。另一个优点是,由于输入采样时钟和ODR时钟解耦,多通道应用中可以有效地规划数字隔离。自由地配置数据接口而不用考虑核心ADC架构,是对信号链的另一种简化。本文有助于了解相比于传统采样速率转换,ASRC给数字数据接口带来的各种优点和简化。一般而言,ASRC可以与任何ADC核心架构配对,但与CTSD ADC配对可以简化模拟输入端及数字数据端的完整信号链设计。明确ASRC的需求和价值主张之后,请留意后续文章,我们将深入阐述ASRC的概念及其构建模块。这些细节有助于信号链设计人员了解与ASRC相关的性能指标,并在应用中发挥其优势。

 

参考资料

1 Walt Kester。“MT-002教程:奈奎斯特准则对数据采样系统设计有何意义。”ADI公司,2009年。

2 Derek Redmayne、Eric Trelewicz和Alison Smith。“设计笔记1013:了解时钟抖动对高速ADC的影响。”凌力尔特,2006年。

3 Pawel Czapor。“Σ-Δ ADC时钟——不只是抖动。”模拟对话,第53卷第2期,2019年4月。

4 Michael Clifford。“Σ-Δ型ADC拓扑结构基本原理:第1部分。”ADI公司,2016年1月。

5 Lluis Beltran Gil。“同步关键分布式系统时,Σ-Δ ADC架构可避免数据流中断。”《模拟对话》,第53卷第3期,2019年9月。

6 Anthony O’Shaughnessy和Petre Minciunescu。“AN-1388:使用AD7779 24位同步采样Σ-Δ型ADC实现电能质量测量的相干采样。”ADI公司,2016年2月。

AD1893数据手册。ADI公司。

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