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CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口(一)
发布时间:2022-05-13        浏览次数:192        返回列表
 

本系列文章已突出介绍了连续时间Σ-Δ(CTSD)模数转换器(ADC)调制器环路的架构特性,这种架构能够简化ADC模拟输入端的信号链设计。现在讨论将ADC数据与外部数字主机接口以对此数据执行应用相关处理的简单但创新的方法。对任何应用而言,数字数据输出采样速率都是ADC信号链的一个关键参数。但是,不同应用有不同的采样速率要求。本文章介绍一种新型片内采样速率转换技术,其用在核心ADC的输出上,允许信号链设计人员以应用所需的采样速率处理ADC数字输出数据。

ADC的作用是对模拟输入信号进行采样,并将其转换为等效的数字格式。应用对数字数据做进一步处理所需的采样速率不一定与ADC对模拟信号进行采样的速率相同。每个应用都有独特的数字输出采样速率要求。采样速率转换器将ADC数据的输入采样速率映射为所需的输出采样速率。本文首先概述各种应用的采样速率要求,证明ADC需要支持广泛的输出采样速率。然后,本文快速回顾已知ADC架构中的传统采样速率转换技术及其缺点。接下来,本文介绍新颖的异步采样速率转换(ASRC),它能与任何ADC架构配对,以获得任何所需的输出采样速率,并用外部数字主机简化数字接口设计。ASRC与CTSD ADC搭配可谓两全其美,不仅能简化ADC模拟输入端的信号链设计,也能简化数字输出端的信号链设计。

 

采样速率要求

驱动数字数据采样速率选择ADC的主要性能参数之一是ADC的预期精度。数字数据中的样本数量越多,对模拟输入的表示就越准确。但不利的一面是需要处理大量数据,外部数字主机接口设计的复杂度和功耗会提高。因此,每个应用根据所需的精度、功耗预算和设计复杂度以及计划的算法处理,决定了数字数据的采样速率。所需的大多数一般采样速率可以分类如下:

 

奈奎斯特采样速率

众所周知的奈奎斯特采样1准则指出:为了提供模拟输入的忠实数字表示,采样速率至少应为输入带宽的两倍。因此,奈奎斯特采样速率应用的数字采样速率为目标输入带宽的两倍。这种采样速率的一个众所周知的例子是CD上的数字音频数据存储,其速率为44.1 kSPS,而目标输入音频带宽为20 kHz,即人类听力的频率上限。

 

过采样速率

有少数一些应用,例如频率谐波分析或时域分析,其需要的采样速率比输入带宽高出好多倍。过采样速率的一个例子是冲击检测环境中瞬态信号的时域分析,如图1所示。如果这种信号的采样速率是奈奎斯特采样速率,我们将无法了解信号的全貌。拥有更多的采样点可以更忠实地重建和分析信号。


ADI技术文章图1 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

1.瞬态信号的时域分析:(a) 奈奎斯特采样速率,(b) 过采样速率

 

可变采样速率

某些应用(例如相干采样)要求以良好的分辨率根据模拟输入频率调整输出采样速率。电力线监测就是这种应用的一个例子,需要相干采样来满足IEC 61000-4-30规定的A类电能质量计量要求。这些标准的精度要求决定了采样速率需要跟踪输入线路频率漂移。在这些应用中,电力线上的时钟频率合成器电路产生ADC的输出数字数据采样时钟,如图2所示。

ADI技术文章图2 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

2.可变采样速率:电力线质量监测

 

多采样速率

在检测和分析宽范围且不同类型的模拟输入的多通道应用中,例如示波器或数据采集应用,每个通道的采样速率可能不同。在这种情况下,平台中使用的ADC应该能够灵活地支持多采样速率。

ADI技术文章图3 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

3.多采样速率应用

因此,数字数据采样速率要求因应用而异,并不存在一种的采样速率。所以,面向广阔市场的ADC需要支持宽范围的可编程数字数据采样速率。

图4展示了一个具有外部数字主机的广义ADC数字数据接口。需要注意的是,本文中讨论的数字数据接口不包括器件配置控制接口,如SPI或I2C。

ADI技术文章图4 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口
4.广义ADC数字数据接口

核心ADC利用速率为fsin的采样时钟对模拟输入采样,如图4所示。在大多数数据手册中,输入采样时钟本身一般表示为MCLK。最终数字输出数据的采样速率为fodr。通常,这些引脚在数据手册中标记为ODR、DRDY或CONVST时钟。本文使用ODR时钟这个总称来表示数字输出数据时钟。

ADC核心的采样速率fsin取决于ADC架构。数字输出数据速率fodr取决于外部数字主机的数据接口要求。在大多数ADC信号链应用中,fsin和fodr可以具有不同的值并且不相关。因此需要进行采样速率转换,将ADC核心的fsin数据映射为fodr的数字输出数据。以下部分将讨论众所周知的ADC架构(如奈奎斯特ADC和过采样ADC)中使用的传统采样速率转换技术。此外,我们将深入了解其他相关的数字数据接口要求。

 

奈奎斯特速率ADC中的采样速率转换

在奈奎斯特速率转换器中,ADC核心的采样频率是模拟输入带宽fin的两倍。此类别下最常见的例子是奈奎斯特速率SAR ADC,其输入和输出采样速率相同。因此,数字输出数据速率时钟ODR可以复用为ADC核心采样时钟MCLK。在SAR ADC数据手册中,数字输出数据时钟表示为CONVST或DRDY。但如前所述,本文将所有这些时钟统称为ODR时钟。ODR和MCLK组合可简化数字数据接口,如图5所示,仅需一条时钟布线。由于时钟由外部时钟源或外部数字主机提供并控制,因此ADC由外部提供时钟。这意味着ADC是在外部托管模式下运行。

ADI技术文章图5 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

5.托管模式中奈奎斯特速率转换器的简化数字数据接口

根据应用要求和模拟输入带宽,很容易调整采样速率fodr。通过调整fodr,我们还能调整ADC核心的采样时钟速率fsin。另一个优点是,当调整fodr时,整个ADC的功耗也会线性地调整。这种简化的数字数据接口还有许多其他延伸的好处,其中一个是多通道应用中易于同步。

 

易于同步

在单通道ADC应用中,提供给ADC的本地时钟会固有地将数字数据与给定时钟同步。在多通道ADC应用中,挑战是要保证多个模拟输入的同步采样,以及数字数据与ODR时钟边沿同步以进行进一步数字处理。多通道同步应用有很多广为人知的例子,例如音频应用,其中左右通道具有特定的同步要求。另一个典型例子是监测电网中的各种电力线。在每条电力线内部,电压、电流和功率输入测量需要同步。利用奈奎斯特速率ADC,如图6所示,通过共享ODR时钟并对其路由进行良好规划,可以轻松实现多通道同步。规划良好的路由可以确保ODR时钟以相同延迟传播到每个ADC,并提供尽可能好的通道同步。

ADI技术文章图6 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

6.简化奈奎斯特速率采样速率转换器中的同步

简化的数字数据接口是奈奎斯特速率转换器的一个重要优势。下面讨论其无法胜任的一些数字数据接口挑战。

 

奈奎斯特速率控制的局限性

噪声调整

在基于应用的模拟输入带宽的奈奎斯特速率转换器中,可以轻松调整数字数据时钟。时钟调整可带来功耗上的优势,但由于所谓混叠折返现象,ADC噪声会增加。奈奎斯特采样准则的延伸是,任何超出奈奎斯特频率的信息都会折返或混叠回到目标频带。ADC的模拟输入会有大量来自信号源和输入模拟电路的干扰信息或噪声,其延伸到非常高的频率。ADC采样导致任何超过fsin/2的输入噪声折返,使得目标输入带宽中的噪声增加。如图7所示,随着采样速率降低,会有更多这样的外部噪声折返,从而增加ADC输出中的噪声。

ADI技术文章图7 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

7.输入噪声折返与采样频率的关系

 

时钟时序约束

对于SAR ADC,模拟输入采样时钟需要两个阶段,如图9a所示。一个是采样阶段,其中ADC的输入采样电容对模拟输入充电;另一个是转换阶段,其中该采样数据被数字化。为了获得尽可能好的ADC性能,ADC的采样电路一般存在最短采样时间要求。因此,生成此时钟的外部数字主机或时钟源需要遵守这些时序约束。

 

时钟抖动

应用电路板上的时钟路由对时钟源的电源噪声或与电路板上的其他信号耦合敏感,因为该噪声会增加时钟边沿的不确定性。时钟边沿的不确定性被称为抖动,采样时钟上有多种类型的时钟抖动会影响ADC的性能。最常见的是周期间均方根抖动,其增加了模拟信号采样点的可变性,导致性能下降,如图8所示。有关均方根时钟抖动对ADC性能的影响的更多详细信息,请参阅相关文章2

ADI技术文章图8 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

8.时钟抖动引起模拟输入采样点的不确定性

总结一下,时钟抖动导致ADC数据的误差增加可以量化为信噪比(SNR)的降低:

 ADI技术文章公式1 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口

其中σj为均方根抖动。

当数字主机或时钟源的噪声很高时,式1意味着要达到所需的SNRj,我们要么限制输入带宽,要么采用额外的技术来滤除时钟噪声。

时钟抖动是多通道应用的一个更严重挑战,平衡同步和长时钟布线引起的抖动增加需要良好的时钟架构规划3。在这种情况下,需要采取适当的隔离和缓冲措施以确保ADC具有低噪声时钟。隔离可利用常见的数字隔离器实现,但需要增加设计复杂度和功耗方面的预算。

ADI技术文章图9 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

9.奈奎斯特速率转换器数据接口的局限性:(a) 时钟时间约束       (b) 多通道应用中的隔离要求

了解奈奎斯特速率ADC中的采样速率控制之后,我们看一下过采样ADC中使用的采样速率控制技术。

 

过采样ADC中的采样速率转换

如本系列之前的文章所述,对连续时间信号进行采样和数字化会有信息损失,并且会在采样输出中引入量化噪声。有一类ADC遵循这样的原则,即样本数越大,精度越高,量化噪声误差越小。因此,其模拟输入采样速率高于奈奎斯特采样速率,这被称为过采样。一些新型精密SAR ADC使用这种过采样技术,被称为过采样SAR ADC。图10a显示了过采样SAR ADC的噪声优势。另一类使用过采样概念的ADC是Σ-Δ型ADC4,其量化噪声Qe被进一步整形并向外推出,以提高目标输入带宽中的性能。图10b显示了Σ-Δ型调制器的量化噪声的噪声整形特性。在数学上,采样频率为OSR × fodr/2,其中OSR为过采样率。

ADI技术文章图10 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

10.(a) 过采样SAR ADC的频谱(b) Σ-ΔADC的频谱

如果直接将核心ADC的过采样数据与外部数字主机接口,那么后者将要接受许多冗余信息,导致过载。此外,在某些情况下,主机可能不支持这种高数字数据速率传输所需的严格时序约束,而且还会导致高功耗。因此,最优方式是仅提供目标输入带宽中的性能优化数据。这意味着,输出数字数据速率应降低或抽取到奈奎斯特速率(2 × fin),或奈奎斯特速率的几倍,具体取决于应用需要。因此,需要一种采样速率转换器来将ADC核心数据的高采样速率fsin映射为所需的fodr

有一种称为抽取的传统数字采样速率转换技术,它能以2N的倍数滤波和抽取核心ADC数据,如图11所示。向ADC提供称为MCLK的输入采样时钟。所需的数字输出数据采样速率(ODR/DRDY)时钟——其为MCLK的分频版本——作为输出提供。基于所需的抽取率,通过设置N来实现分频比。对于fodr编程,为了获得更精细的分辨率,MCLK也可以根据应用的输入带宽要求进行调整。观察过采样ADC的数字数据接口,ODR时钟由ADC给出和控制。这意味着ADC提供该时钟,在主机模式下其名称为ADC。

ADI技术文章图11 - CTSD精密ADC—利用异步采样速率转换(ASRC)简化数字数据接口 

11.离散时间Σ-Δ(DTSD) ADC的数字数据接口

因此,将抽取用作采样速率转换技术时,ADC能以较低输出数据速率提供高性能数字数据。但是,这种技术也有自己的局限性。 

 

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